【创科广场】RISC-V加持O-RAN 功耗成本可望减半

虽然以OpenRAN（O-RAN）技术无綫接入网的5G基站，有不少新发展，流动营运商的基站仍采用专用硬件为主；爱立信、华为、中兴核心网，仍以专用ASIC晶片和FPGA建立RAN基站。

各家设备制造之中，以诺基亚支持O-RAN最力。O-RAN属公开制式，可在标准工业配置硬件，运行开放式的网络架构，降低成本，也更易于整合。本港的应科院（ASTRI）研发出端至端的O-RAN系统，部署在香港国际机场。

RISC-V打入O-RAN

理论上，任何一个O-RAN设备商的RAN，可与任何设备商的核心网无缝连接；虽然开放硬件是大势所趋，实际上5G的O-RAN，仍很少商用的部署；碍于功耗过高，性能也不及专属设备，营运商多采取观望态度。

不过O-RAN的困境，有望被RISC-V处理器打破。全球的RISC-V投资正加速，较早前李家杰已宣布投资上海赛昉科技，推出全球首款RISC-V的AI单板电脑，支援Linux作业系统，可应用在工业自动化和边缘AI视觉运算等。

美国初创EdgeQ刚宣布以RISC-V开发新一代O-RAN，采用FPGA，RISC-V可加入新指令集（ISA），具备AI功能，可随时更新算法，功耗成本再降5成，流动运营商有更大灵活性选择设备，5G基站以RISC-V完全取代ASIC，指日可待。

EdgeQ又宣布高通前行政总裁Paul Jacobs以及科技总监Matt Grob加入了EdgeQ顾问团队，Jacobs为当代无綫电通讯的大师级人物；2G至5G时代取得不少突破，他加入EdgeQ，意味O-RAN有望起飞。

EdgeQ宣布以RISC-V架构，推出首个5G开放、可编程、整合人工智能的开发平台，以建立新一代基站，挑战爱立信和华为的地位。EdgeQ采用了RISC-V架构IP主要供应商之一，台湾晶芯科技（Andes Technology）RISC-V的IP，以AndesCore核心架构的ACE方案（Andes Custom Extension），令EdgeQ可为无綫架构加入新的性能、功能、特定的功耗。

台湾进军RISC-V设计

晶芯ACE方案让客户自行创建ISA指令集，在特定领域加速指令，甚至调整软/硬件区隔，提供了优化，以整合处理器、系统架构、作业系统、软件开发工具及设计平台的IP等。

目前，5G基站亦采用FPGA，兼容ASIC的SoC设计，垂直结构紧密，性能功耗远较O-RAN为佳。EdgeQ创办人Vinay Ravuri指出，RISC-V可采用FPGA可编程性，以软件不断升级，又减低功耗。RISC-V设计介乎于开放和封闭之间，靠FPGA不断伸延性能指令，以机器学习无缝整合各个系统，为通讯晶片不断升级算法。

晶芯科技来头不少，为台湾首家商业化处理器IP的企业，联发科（MediaTek）持有13.25%股权；近年晶芯积极推动RISC-V阵营，晶芯也是RISC-V基金会创始会员，处理器开放架构的贡献者之一。晶芯原本开发32及64位元的RISC处理器，投入RISC-V开发IP后，去年超越五成收入来自RISC-V，拥有数码讯号处理器指令集（DSP ISA）等高端技术，功能成熟。

RISC-V版图拓大

晶芯总经理林志明指，晶芯32位元A25处理器具备信号处理（DSP）延伸指令集及浮点SIMD伸延指令，为浮点向量运算提供超高AI性能，包括FFT的DSP函数、矩阵等AI计算。

RISC-V属于开源免费的处理器架构、以模组化加入新ISA，并可取代英特尔x86与ARM架构。2015年，RISC-V架构的加大柏克莱分校开发团队成立SiFive，专门开发RISC-V的IP，成员包括参与RISC-V的3位教授；Krste Asanovic、Andrew Waterman 和Yunsup Lee。

RISC-V国际基金会亦于同年成立；维护RISC-V指令架构完整性和非碎片化。SiFive及晶芯亦合作推动RISC-V；晶芯贡献了RISC开发专长，支援扩展指令集架构（ISA）生态。

去年，晶芯又与多家台湾科技企业；包括力晶、智成、神盾、联发科、瑞相、力积电、力旺、嵌译等组成台湾RISC-V联盟，RISC-V低功耗特性，初期多在可穿戴和物联网应用，随着上海赛昉科技夥拍了SEEED和Beagleboard推出单板AI电脑，应用可望至智能工业。未来包括了车载系统的ADAS系统亦可望应用RISC-V。